Gloria Maria 
Intel — a fabricante colocou a fotônica de silício no centro de sua estratégia para acelerar sistemas de alto desempenho: a promessa é oferecer 300 mm de Indium Phosphide em volume e com componentes que diminuem consumo e aumentam alcance, mudanças que podem redesenhar interconexões em data centers e infra para IA.
Capacidade de produção e componentes integrados
Segundo a apresentação no OCP 2026, a Intel diz ser a única foundry de alto volume capaz de entregar 300 mm de InP em escala para a indústria, uma diferença que permite produzir o silício necessário para NPO e CPO em ambientes de HPC e IA.
"o 'Martelo de Ouro' dos sistemas de próxima geração.
Impacto em topologias, eficiência e orquestração
Além de banda larga mais alta, a proposta da Intel é permitir topologias de interconexão avançadas e orquestração em tempo de execução entre CPUs, GPUs e pools de memória, para suportar modelos de IA cada vez maiores.
Na mesma apresentação foi citada a meta de reduzir a energia por bit para abaixo de 5 picojoules, um patamar que, se alcançado, representa ganho significativo em eficiência a nível de rack, pod e sistema.
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Tabela do Brasileirão 2026: classificação atualizadaVer classificação, artilharia e próximos jogos →O que você acha? O que você acha dessa aposta da Intel na fotônica de silício? Para acompanhar mais, acesse nossa editoria.
Foto: Divulgação
Perguntas Frequentes
O que a Intel anunciou no OCP 2026 sobre fotônica de silício e 300 mm de InP?
A Intel anunciou no OCP 2026 que pretende entregar fotônica de silício em wafers de 300 mm de Indium Phosphide (InP) em volume para a indústria. A proposta inclui produção em escala, ferramentas de integração e a aplicação dirigida a soluções NPO/CPO para HPC e workloads de IA.
Como as Integrated Lasers da Intel afetam a operação de servidores e data centers?
Quais ganhos de eficiência e arquitetura a Intel prevê com a fotônica de silício?
A Intel prevê que a fotônica de silício entregue maior largura de banda, alcance e flexibilidade arquitetural, com orquestração de recursos em runtime entre CPUs, GPUs e memórias. A companhia também cita redução de energia por bit para abaixo de 5 picojoules e ganhos em escala no nível de rack, pod e sistema.
