Dimitri Lares 
Pat Gelsinger — o ex-CEO da Intel reacendeu o debate sobre a viabilidade do HBM ao destacar riscos técnicos que afetam desempenho e escalabilidade, com implicações diretas para quem desenvolve aceleradores de IA. O posicionamento chega em um momento em que fabricantes já mudaram produção para HBM, pressionando a oferta de DRAM no mercado.
As limitações físicas que Gelsinger aponta
Gelsinger descreveu o HBM como uma solução com baixa densidade de bits por die e limitadores arquiteturais que restringem a largura de banda disponível ao chip, o chamado problema do "shoreline".
O HBM usa interfaces muito largas: HBM3/3E adota barramentos de 1.024 bits, enquanto o HBM4 sobe para 2.048 bits, exigindo um enorme número de micro-conexões e um PHY que ocupa bordas do die.
"HBM é uma memória horrível. É a melhor que temos. É uma memória terrível. Tenho densidade de bits péssima. Estou limitado pela largura de banda do 'shoreline', o consumo de energia, problemas térmicos. DRAM não gosta de calor. Concentrar tudo em um ponto... é terrível para uma IA, que é uma carga de trabalho de memória-computação."
Consequências para oferta e design térmico
A presença do PHY junto à periferia do chip cria um bloco rígido de silício que limita quantos stacks HBM podem ser colocados ao lado do processador, enquanto o acúmulo de dissipação térmica no mesmo ponto reduz a eficiência da memória.
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Foto: Divulgação
Perguntas Frequentes
Por que Pat Gelsinger considera o HBM problemático para cargas de IA?
Pat Gelsinger afirma que o HBM tem densidade de bits reduzida por die e é limitado pela largura de banda do "shoreline", consequência do PHY ocupar a borda do die. Ele também aponta problemas de consumo e térmicos que, segundo a explicação, tornam o HBM desvantajoso para cargas intensas de memória-computação em IA.
O que significa para o mercado a previsão da Nanya de escassez de DRAM até início de 2028?
A Nanya reafirmou que a migração de produção para HBM provocou um déficit crônico de DRAM, estimando que a escassez dure até o início de 2028. Esse cenário indica pressão sobre preços e cadeia de suprimentos para aplicações que ainda dependem de DRAM commodity.
Como a estrutura física do HBM reduz a densidade de bits por die?
O HBM conecta múltiplos DRAM dies via TSVs, e essas vias ocupam área que poderia abrigar células de memória, reduzindo a densidade por die. O design de pilha compensa em capacidade por mm², mas cada die individual tende a ter menos células, além do PHY criar hotspots térmicos acima de ~30 Watts.
