Marcos Antonio 
TSMC — a maior foundry do mundo mostrou um protótipo de memória que pode mudar a forma como chips lógicos armazenam dados, porque a solução explora o próprio die do processador para ganhar densidade e eficiência.
Memória BEOL 1T1C: o conceito e o diferencial arquitetural
A proposta da TSMC integra uma matriz de memória diretamente nas camadas de interconexão do chip lógico (Back-End-Of-Line), em vez de fabricar DRAM como um chip separado. A célula demonstrada é do tipo 1T1C — um transistor e um capacitor — construída com semicondutores de óxido.
Esse caminho permite empilhar verticalmente estruturas sobre as interconexões, absorvendo área disponível no die do processador e reduzindo a necessidade de múltiplas camadas que um 3D DRAM monolítico exigiria.
"A vantagem da memória BEOL é que agora é possível usar a área maior do die do processador, em vez do die geralmente menor do DRAM; isso pode ser mais de 10 vezes, reduzindo assim o número de camadas necessárias." — Dr. Frederick Chen
Resultados do chip-teste e implicações para SRAM
O teste da TSMC mostrou operação a 0,75V, retenção de dados superior a 128ms, ciclos aleatórios de leitura/escrita abaixo de 8ns e endurance informada acima de 10¹⁴ ciclos. Esses números posicionam a solução como alternativa mais densa e eficiente frente ao SRAM, que usa seis transistores por bit.
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Tabela do Brasileirão 2026: classificação atualizadaVer classificação, artilharia e próximos jogos →Além disso, a tecnologia utiliza um canal de Amorphous Oxide Semiconductor (AOS) fabricado por processo de baixa temperatura para evitar danos às interconexões sensíveis, reduzindo perdas por leakage e gate-induced drain leakage (GIDL).
O que você acha? Você acredita que essa abordagem BEOL pode mesmo reduzir a dependência de SRAM nos processadores? Para acompanhar mais, acesse nossa editoria.
Foto: Divulgação
Perguntas Frequentes
O que é exatamente a memória BEOL 1T1C que a TSMC mostrou no VLSI 2025?
A memória BEOL 1T1C da TSMC é uma arquitetura demonstrada no Symposium on VLSI Technology and Circuits 2025 que integra uma matriz de memória nas camadas de interconexão de um chip lógico, usando uma célula de um transistor e um capacitor (1T1C) construída com semicondutor de óxido e processo de baixa temperatura.
Quais foram as métricas do chip-teste da TSMC que indicam viabilidade?
O chip-teste da TSMC operou a 0,75V, apresentou retenção de dados superior a 128ms, tempos de leitura/escrita aleatória abaixo de 8ns e endurance acima de 10¹⁴ ciclos, métricas que a empresa posicionou como evidência de densidade e eficiência comparáveis ou superiores a alternativas existentes.
A memória BEOL da TSMC pode substituir o SRAM nos processadores?
A memória BEOL demonstrada pela TSMC tem potencial para desafiar o SRAM, já que a célula 1T1C ocupa menos área por bit do que uma célula SRAM de 6 transistores; especialistas citam ainda que o maior "footprint" do die do processador — possivelmente >10× — pode reduzir a necessidade de várias camadas 3D para alcançar densidade equivalente.
